報道資料
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2017年2月7日
高速読み出しにより、歪み※2を抑えた静止画やスーパースローモーション動画を撮影可能
ソニー株式会社
ソニーセミコンダクタソリューションズ株式会社
ソニーは、業界で初めて※1DRAMを積層した3層構造の積層型CMOSイメージセンサーを開発しました。これは、従来の裏面照射型画素部分と信号処理回路部分との2層構造の積層型CMOSイメージセンサーに、さらにDRAMを積層したものです。
DRAMを積層した本開発品は、高速読み出しを実現し、動きの速い被写体の撮影時にも、フォーカルプレーン歪み※2を抑えた静止画や、フルHD（1920×1080画素）サイズで毎秒最大1,000フレーム（従来比※3約8倍）のスーパースローモーション動画の撮影が可能です。
本開発品は、高速読み出しを実現するために、画素部分から読み出したアナログ映像信号をデジタル信号へ変換する回路を、従来の2段から4段構造に倍増するなどにより処理能力の向上を図りました。また、イメージセンサーから他のLSIへ信号を出力するインターフェースの規格には速度の制約がありますが、本開発品ではDRAMを積層し、高速に読み出した信号を一旦DRAMに保存するため、規格に合わせた速度で出力することが可能です。その結果、1930万画素サイズの静止画1枚を120分の1秒（従来比※3約4倍）で読み出すことができる高速撮影を実現しました。
本開発では、3層にそれぞれ搭載された回路間のノイズの低減など、設計上の技術的な課題を克服しています。また、ソニーが業界に先駆け長年培ってきた積層型の製造技術や知見などを活用することで、3層化で構造が複雑になっても、高い品質と信頼性を実現しています。
本成果は、2017年2月5日（日）からの米国サンフランシスコで開催されているISSCC（国際固体素子回路会議）において発表しました。
従来の
新開発のDRAM積層の1．業界初※1のDRAMを積層した3層構造により、1930万画素サイズで120分の1秒の高速読み出しを実現
本開発品では、高速で低消費電力の特性を持つ大容量DRAMを積層し、1930万画素サイズの静止画1枚を120分の1秒（従来比※3約4倍）で読み出すことができる高速読み出しを実現することで、画素の行毎の読み出し時間のずれを抑えることができます。これにより、露光時間を制御するメカニカルシャッターの無いスマートフォンでも、動きの速い被写体の撮影時に起こりやすいフォーカルプレーン歪み※2を抑えた静止画の撮影が可能となります。
読み出し30分の1秒スピードの撮像画像
読み出し120分の1秒スピードによる高速読み出しを可能にしたことにより、フルHD（1920×1080画素）サイズで毎秒最大1,000フレーム（従来比※3約8倍）のスーパースローモーション動画の撮影が可能です。通常速度の撮影データと、DRAMに蓄積した毎秒最大1,000フレームの高速撮影データとを本イメージセンサーから出力し、外付けのISP（画像処理回路）で信号処理することで、通常速度の動画とスーパースローモーション動画を、シームレスに繋いだ躍動感のある動画作品をスマートフォンで撮影することができます。スーパースローモーションで撮影したい決定的な瞬間を逃さないために、自動的に被写体の急激な変化を検知して高速撮影を開始するように設定することも可能です。また、DRAMに蓄積した高速撮影データは、通常の速度で出力するため、従来のISPを流用することができます。
DRAM積層の3層積層型CMOSイメージセンサーの断面構造| 有効画素数 | 5520（H）×3840（V） 2120万画素 | |
|---|---|---|
| イメージサイズ | Diagonal 7.73mm（Type 1/2.3） | |
| ユニットセルサイズ | 1.22μm（H）×1.22μm（V） | |
| フレームレート | 静止画 |
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| 動画 |
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| 読み出し速度 | 8.478msec（4:3 1930万画素）/6.962msec（16:9 1710万画素） | |
| 電源電圧 | 2.5V/1.8V/1.1V | |
| 画像フォーマット | Bayer RAW | |
| 出力 | MIPI（CSI2）D-PHY 2.2Gbps/lane / C-PHY 2.0Gsps/lane | |
| DRAM容量 | 1G bit | |
